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Xilinx ISE Design Suite v12.1 LINUX 英文正式版(電子設計套件 自動化分析與精細粒度（邏輯切片）優化功能的智慧時鐘門控技術)(DVD一片裝)





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軟體簡介:



Xilinx ISE Design Suite v12.1 LINUX 英文正式版(電子設計套件 自動化分析與精細粒度（邏輯切片）優化功能的智慧時鐘門控技術)(DVD一片裝)









語言：英語
網址：http://www.xilinx.com/tools/designtools.htm
類別：電子設計套件
2010 年 5 月 4 日，中國北京 —— 全球可編程平臺領導廠商賽靈思公司（Xilinx, Inc.
(NASDAQ:XLNX) ）日前推出 ISER 12 軟體設計套件，實現了具有更高設計生產力的功耗
和成本的突破性優化。ISE 設計套件首次利用“智慧”時鐘門控技術，將動態功耗降低多達
30%。此外，該新型套件還提供了基於時序的高級設計保存功能、為即插即用設計提供符
合 AMBA 4 AXI4 規範的 IP 支援，同時具備第四代部分重配置功能的直觀設計流程，可
降低多種高性能應用的系統成本。

在為所有 XilinxR VirtexR-6 和 SpartanR-6 FPGA 產品系列提供全面生產支援的同時，
ISE 12 版本作為業界唯一一款領域專用設計套件，不斷發展和演進，可以為邏輯、數位
信號處理(DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽
靈思還在 ISE 12 套件中採用了大量軟體基礎架構，並改進了設計方法，從而不僅可縮短
運行時間，提高系統集成度，而且還能在最新一代器件產品系列和目標設計平臺上擴展 IP
互操作性。

賽靈思 ISE 設計套件高級市場行銷總監 Tom Feist 指出：“賽靈思 FPGA 為各種應用和市
場領域成千上萬的設計人員提供創新平臺。設計人員在他們的新一代產品中繼續不斷地採用
賽靈思的 FPGA，因為借助我們的產品，他們能在縮減系統成本、降低功耗以及提高性能等
要求方面實現最佳平衡。ISE 12 設計套件專門為滿足設計者的上述目標進行了優化，包括
通過功耗和成本方面的軟體創新，最大限度地發揮 Virtex-6 與 Spartan-6 器件及平臺的
功能，並且顯著提高了整體設計生產力。”

智慧自動化實現功率優化
ISE 12 設計套件推出了 FPGA 業界首款帶自動化分析與精細粒度（邏輯切片）優化功能的
智慧時鐘門控技術。該功能專為減少轉換次數而開發，而轉換次數正是降低數位設計動態功
耗的主要因素。上述技術的工作原理是，利用一系列獨特的演算法來分析設計方案，以檢測
每個 FPGA 邏輯切片中轉換時不改變下游邏輯和互聯的順序元件（即“轉換”）。該軟體生成
的時鐘啟用邏輯會自動關閉邏輯切片級不必要的活動，避免關閉整個時鐘網路，這樣可以節
省大量的功耗。

生產力更高，性能更強
ISE 12 設計套件的高級設計保存功能使設計人員能夠通過可重複使用的時序結果快速實現設
計時序收斂。設計人員不僅能將設計方案進行分區，集中精力滿足關鍵模組所需的時序功能
，而且還可在進行其他部分的設計工作時將這些模組鎖定，以保存其佈局佈線。為推出即插
即用型 FPGA 設計，賽靈思正對開放式 ABMA 4 AXI4 互聯協定上的 IP 介面進行標準化，這
既簡化了賽靈思及第三方供應商提供的 IP集成工作，同時最大限度地提高了系統性能。為了
高效映射於 FPGA 架構，賽靈思還與 ARM 公司共同定義了 AXI4、AXI4-Lite 和 AXI4-Stream
規範。

部分重配置降低成本
桑迪亞國家實驗室（Sandia National Laboratories）嵌入式系統工程師 Jonathon Donaldson
指出：“部分重配置功能對太空應用非常重要，它不僅能支援設備在軌‘升級’，而且還能大幅
減少對抗輻射非易失記憶體的需求，這種記憶體通常非常昂貴而密度較低。自從部分重配置技
術隨賽靈思 FPGA 誕生以來，我們就一直使用這種技術，而且對工具的品質改進很滿意。有關
工具非常實用，幾乎適用於各種情況。ISE 設計套件最新版本則讓這些工具更加方便易用。”

部分重配置技術能在不中斷其他邏輯工作的情況下下載部分 bit 檔，從而動態修改 FPGA 邏
輯塊。ISE 設計套件 12 採用直觀介面，以及與用戶熟悉的標準 ISE 設計流程緊密結合的簡
化設計方法，從而使部分重配置技術能夠輕鬆運用於賽靈思 FPGA 器件中。ISE 部分重配置流
程現在使用同樣的業經驗證的賽靈思工具和方法，滿足時序收斂、設計管理與平面規劃以及設
計保存的需求。

由於支援第四代“即時”部分重配置技術，設計人員能在盡可能小型化的器件中集成多種高級應
用，從而大幅降低系統成本與功耗。新一代有線光學傳輸網路(OTN) 解決方案的開發人員實施
一個 40G 多埠複用轉換器介面，相對於不支援部分重配置的器件而言所需的資源減少了三分
之一（參見 2010 年 3 月 16 日的新聞稿）。包括軟體無線電在內的眾多其他應用也受益於
賽靈思 FPGA 按需重配置功能所提供的更高靈活性優勢。

立即啟動設計工作
ISE 設計套件12創新技術將分階段推出，其中面向 Virtex-6 FPGA 設計的智慧時鐘門控技術
現已隨 12.1 版本推出；面向 Virtex-6 FPGA 設計的部分重配置技術將隨 12.2 版本推出；
而 AXI4 IP 支援將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、
Mentor Graphics 以及 Synopsys 等公司推出的最新仿真和綜合軟體協同工作。

此外，相對於前版而言，通過改進嵌入式設計技術，12.1 版軟體的邏輯綜合平均速度提升 2
倍，大型設計實施運行時間縮短 1.3 倍。12.1 版本軟體還為 Virtex-6 FPGA 多模無線電目
標設計平臺、Spartan-6 FPGA 工業自動化與工業影像目標設計平臺以及 Virtex-6 HXT FPGA
100G OTN 和包處理目標設計平臺（今年晚些時候推出）提供了擴展的並經生產驗證的 IP。

定價與供貨情況
ISE 12.1 設計套件可立即提供各種 ISE 版本，邏輯版本的起始價格為 2,995 美元。客戶可
從賽靈思網站免費下載全功能 30 天評估版本。歡迎立即使用 12.1 版軟體，如欲瞭解 ISE
12 設計套件中有關降低功耗與成本的設計方法和生產力創新的更多詳情，敬請訪問：www.xilinx.com/cn/ISE。


Xilinx introduced the ISE? Design Suite 12 software to enable
breakthrough optimizations for power and cost with greater design
productivity. For the first time, ISE design tools deliver 'intelligent'
clock-gating technology that reduces dynamic power consumption by as
much as 30 percent. The new suite also provides advances in
timing-driven design preservation, AMBA 4 AXI4-complaint IP support for
plug-and-play design, and an intuitive design flow with
fourth-generation partial reconfiguration capabilities that lowers
system cost for a broad range of high performance applications.

With full production support for all Xilinx? Virtex?-6 and Spartan?-6
FPGA families, the ISE 12 release continues its evolution as the
industry's only domain-specific design suite with interoperable design
flows and tool configurations for logic, digital signal processing
(DSP), embedded processing, and system-level design. In addition, Xilinx
incorporated a number of software infrastructure and methodology
enhancements that improve run time, streamline system integration, and
expand IP interoperability across its latest generation device families
and Targeted Design Platforms.

Intelligent Automation for Power Optimization

ISE Design Suite 12 introduces the FPGA industry's first intelligent
clock-gating technology with fully automated analysis and fine-grain
(logic slice) optimization capabilities specifically developed to reduce
the number of transitions, a primary contributing factor of dynamic
power dissipation in digital designs. The technology works by analyzing
designs using a series of unique algorithms to detect sequential
elements...